Difference: TLUfirmware (1 vs. 23)

Revision 232018-03-02 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 62 to 62
 
ADC_P14 LVCMOSin[0] CMOSin6 in   D56 M2

special connection for CMOSin

HSIO2 busy

ADC_N14 LVCMOSout[0] CMOSout0 out   D57 M1

special connection for CMOSout

HSIO2 exttrigger

Changed:
<
<
本番用
>
>
本番用(3/1更新)
 
接続 信号名 silk in/out J1 FPGA comments     信号名 信号名 silk in/out J3 FPGA comments
CMOSin0 LVCMOSin[0]   in D0 E10 HSIO2 busy     NIMin4 NIMin[4]   in D96 AB4 ROI
Changed:
<
<
CMOSin1 LVCMOSin[1]   in D1 A8 Pico Gen()     NIMin5 NIMin[5]   in D97 AB5 SVX busy
>
>
CMOSin1 LVCMOSin[1]   in D1 A8 Pico Gen(no signal)     NIMin5 NIMin[5]   in D97 AB5 SVX busy
 
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1 DRS4 busy
CMOSin3 LVCMOSin[3]   in D3 D8       NIMin7 NIMin[7]   in D99 AC2  
CMOSin4 LVCMOSin[4]   in D4 A7       NIMout2 NIMout[2]   out D115 AC3 NIMin[4]

Revision 222018-03-01 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 65 to 65
 本番用
接続 信号名 silk in/out J1 FPGA comments     信号名 信号名 silk in/out J3 FPGA comments
CMOSin0 LVCMOSin[0]   in D0 E10 HSIO2 busy     NIMin4 NIMin[4]   in D96 AB4 ROI
Changed:
<
<
CMOSin1 LVCMOSin[1]   in D1 A8       NIMin5 NIMin[5]   in D97 AB5 SVX busy
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1  
>
>
CMOSin1 LVCMOSin[1]   in D1 A8 Pico Gen()     NIMin5 NIMin[5]   in D97 AB5 SVX busy
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1 DRS4 busy
 
CMOSin3 LVCMOSin[3]   in D3 D8       NIMin7 NIMin[7]   in D99 AC2  
CMOSin4 LVCMOSin[4]   in D4 A7       NIMout2 NIMout[2]   out D115 AC3 NIMin[4]
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 LGAD trigger(TrigBeam)
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 SVX4 timestamp CLK100K
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger(TrigBeam)
CMOSout1 LVCMOSout[1]   out D8 C6 busy OR     dout0 dout[0] MPPCctl1 in D92 AA4  
Changed:
<
<
CMOSout2 LVCMOSout[2]   out D9 D6 Pico ext(TrigBeam)     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 TrigBeam     DAC_LDACn0   out D95 AB2  
>
>
CMOSout2 LVCMOSout[2]   out D9 D6 Pico Ext(TrigBeam)     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 Pico D(TrigBeam)     DAC_LDACn0   out D95 AB2  
 
CMOSout4 LVCMOSout[4]   out D11 B5 TrigBeam     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 TrigBeam     dout_cmos1   in D85 W5  
CMOSout6 LVCMOSout[6]   out D13 A4 busy OR     DAC_LDACn1   out D87 Y2  

Revision 212018-02-27 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 69 to 69
 
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1  
CMOSin3 LVCMOSin[3]   in D3 D8       NIMin7 NIMin[7]   in D99 AC2  
CMOSin4 LVCMOSin[4]   in D4 A7       NIMout2 NIMout[2]   out D115 AC3 NIMin[4]
Changed:
<
<
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 LGAD trigger(Trigger)
>
>
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 LGAD trigger(TrigBeam)
 
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 SVX4 timestamp CLK100K
Changed:
<
<
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger(Trigger)
>
>
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger(TrigBeam)
 
CMOSout1 LVCMOSout[1]   out D8 C6 busy OR     dout0 dout[0] MPPCctl1 in D92 AA4  
Changed:
<
<
CMOSout2 LVCMOSout[2]   out D9 D6 Pico ext(Trigger)     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 Trigger     DAC_LDACn0   out D95 AB2  
CMOSout4 LVCMOSout[4]   out D11 B5 Trigger     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 Trigger     dout_cmos1   in D85 W5  
>
>
CMOSout2 LVCMOSout[2]   out D9 D6 Pico ext(TrigBeam)     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 TrigBeam     DAC_LDACn0   out D95 AB2  
CMOSout4 LVCMOSout[4]   out D11 B5 TrigBeam     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 TrigBeam     dout_cmos1   in D85 W5  
 
CMOSout6 LVCMOSout[6]   out D13 A4 busy OR     DAC_LDACn1   out D87 Y2  
Changed:
<
<
CMOSout7 LVCMOSout[7]   out D14 B4 Trigger     DAC_PREn1   out D88 Y3  
CMOSout8 LVCMOSout[8]   out D15 C4 HSIO2 trigger(Trigger)     DAC_FS1   out D89 Y5  
>
>
CMOSout7 LVCMOSout[7]   out D14 B4 TrigBeam     DAC_PREn1   out D88 Y3  
CMOSout8 LVCMOSout[8]   out D15 C4 HSIO2 trigger(TrigBeam)     DAC_FS1   out D89 Y5  
 
LVDS1in LVDSin[0] RJ45_0 in D23 G2       DAC_DIN1   out D90 AA2  
Changed:
<
<
LVDS2out LVDSout[0] out D22 G1 Trigger     DAC_SCLK1   out D91 AA3  
>
>
LVDS2out LVDSout[0] out D22 G1 TrigBeam     DAC_SCLK1   out D91 AA3  
 
LVDS3in LVDSin[1] in D21 H4       dout2 dout[2] MPPCctl3 in D103 AE3  
Changed:
<
<
LVDS4out LVDSout[1] out D20 H3 Trigger     dout_cmos2   in D101 AD6  
>
>
LVDS4out LVDSout[1] out D20 H3 TrigBeam     dout_cmos2   in D101 AD6  
 
GPIO5 GPIO[5] GPIO1   D27 F3       DAC_LDACn2   out D100 AE6  
GPIO6 GPIO[6]   D28 F4       DAC_PREn2   out D80 V3  
GPIO7 GPIO[7]   D26 F2       DAC_FS2   out D81 V4  

Revision 202018-02-26 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 73 to 73
 
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 SVX4 timestamp CLK100K
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger(Trigger)
CMOSout1 LVCMOSout[1]   out D8 C6 busy OR     dout0 dout[0] MPPCctl1 in D92 AA4  
Changed:
<
<
CMOSout2 LVCMOSout[2]   out D9 D6 pico ext(Trigger)     dout_cmos0   in D94 AB1  
>
>
CMOSout2 LVCMOSout[2]   out D9 D6 Pico ext(Trigger)     dout_cmos0   in D94 AB1  
 
CMOSout3 LVCMOSout[3]   out D10 A5 Trigger     DAC_LDACn0   out D95 AB2  
CMOSout4 LVCMOSout[4]   out D11 B5 Trigger     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 Trigger     dout_cmos1   in D85 W5  

Revision 192018-02-26 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 69 to 69
 
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1  
CMOSin3 LVCMOSin[3]   in D3 D8       NIMin7 NIMin[7]   in D99 AC2  
CMOSin4 LVCMOSin[4]   in D4 A7       NIMout2 NIMout[2]   out D115 AC3 NIMin[4]
Changed:
<
<
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 LGAD trigger(or ROI)
>
>
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 LGAD trigger(Trigger)
 
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 SVX4 timestamp CLK100K
Changed:
<
<
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger
>
>
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger(Trigger)
 
CMOSout1 LVCMOSout[1]   out D8 C6 busy OR     dout0 dout[0] MPPCctl1 in D92 AA4  
Changed:
<
<
CMOSout2 LVCMOSout[2]   out D9 D6 trigger     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 trigger     DAC_LDACn0   out D95 AB2  
CMOSout4 LVCMOSout[4]   out D11 B5 trigger     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 trigger     dout_cmos1   in D85 W5  
>
>
CMOSout2 LVCMOSout[2]   out D9 D6 pico ext(Trigger)     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 Trigger     DAC_LDACn0   out D95 AB2  
CMOSout4 LVCMOSout[4]   out D11 B5 Trigger     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 Trigger     dout_cmos1   in D85 W5  
 
CMOSout6 LVCMOSout[6]   out D13 A4 busy OR     DAC_LDACn1   out D87 Y2  
Changed:
<
<
CMOSout7 LVCMOSout[7]   out D14 B4 trigger     DAC_PREn1   out D88 Y3  
CMOSout8 LVCMOSout[8]   out D15 C4 HSIO2 trigger     DAC_FS1   out D89 Y5  
>
>
CMOSout7 LVCMOSout[7]   out D14 B4 Trigger     DAC_PREn1   out D88 Y3  
CMOSout8 LVCMOSout[8]   out D15 C4 HSIO2 trigger(Trigger)     DAC_FS1   out D89 Y5  
 
LVDS1in LVDSin[0] RJ45_0 in D23 G2       DAC_DIN1   out D90 AA2  
Changed:
<
<
LVDS2out LVDSout[0] out D22 G1 trigger     DAC_SCLK1   out D91 AA3  
>
>
LVDS2out LVDSout[0] out D22 G1 Trigger     DAC_SCLK1   out D91 AA3  
 
LVDS3in LVDSin[1] in D21 H4       dout2 dout[2] MPPCctl3 in D103 AE3  
Changed:
<
<
LVDS4out LVDSout[1] out D20 H3 trigger     dout_cmos2   in D101 AD6  
>
>
LVDS4out LVDSout[1] out D20 H3 Trigger     dout_cmos2   in D101 AD6  
 
GPIO5 GPIO[5] GPIO1   D27 F3       DAC_LDACn2   out D100 AE6  
GPIO6 GPIO[6]   D28 F4       DAC_PREn2   out D80 V3  
GPIO7 GPIO[7]   D26 F2       DAC_FS2   out D81 V4  

Revision 182018-02-24 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 63 to 63
 
ADC_N14 LVCMOSout[0] CMOSout0 out   D57 M1

special connection for CMOSout

HSIO2 exttrigger

本番用

Changed:
<
<
接続 信号名 silk in/out J1 FPGA for     信号名 信号名 silk in/out J3 FPGA for
>
>
接続 信号名 silk in/out J1 FPGA comments     信号名 信号名 silk in/out J3 FPGA comments
 
CMOSin0 LVCMOSin[0]   in D0 E10 HSIO2 busy     NIMin4 NIMin[4]   in D96 AB4 ROI
CMOSin1 LVCMOSin[1]   in D1 A8       NIMin5 NIMin[5]   in D97 AB5 SVX busy
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1  
CMOSin3 LVCMOSin[3]   in D3 D8       NIMin7 NIMin[7]   in D99 AC2  
CMOSin4 LVCMOSin[4]   in D4 A7       NIMout2 NIMout[2]   out D115 AC3 NIMin[4]
Changed:
<
<
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 trigger
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 trigger
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 trigger
>
>
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 LGAD trigger(or ROI)
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 SVX4 timestamp CLK100K
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 SVX4 trigger
 
CMOSout1 LVCMOSout[1]   out D8 C6 busy OR     dout0 dout[0] MPPCctl1 in D92 AA4  
CMOSout2 LVCMOSout[2]   out D9 D6 trigger     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 trigger     DAC_LDACn0   out D95 AB2  
Line: 79 to 79
 
CMOSout5 LVCMOSout[5]   out D12 D5 trigger     dout_cmos1   in D85 W5  
CMOSout6 LVCMOSout[6]   out D13 A4 busy OR     DAC_LDACn1   out D87 Y2  
CMOSout7 LVCMOSout[7]   out D14 B4 trigger     DAC_PREn1   out D88 Y3  
Changed:
<
<
CMOSout8 LVCMOSout[8]   out D15 C4 trigger     DAC_FS1   out D89 Y5  
>
>
CMOSout8 LVCMOSout[8]   out D15 C4 HSIO2 trigger     DAC_FS1   out D89 Y5  
 
LVDS1in LVDSin[0] RJ45_0 in D23 G2       DAC_DIN1   out D90 AA2  
LVDS2out LVDSout[0] out D22 G1 trigger     DAC_SCLK1   out D91 AA3  
LVDS3in LVDSin[1] in D21 H4       dout2 dout[2] MPPCctl3 in D103 AE3  

Revision 172018-02-23 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 63 to 63
 
ADC_N14 LVCMOSout[0] CMOSout0 out   D57 M1

special connection for CMOSout

HSIO2 exttrigger

本番用

Changed:
<
<
接続 信号名 silk in/out J1 FPGA     信号名 信号名 silk in/out J3 FPGA
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D96 AB4
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D97 AB5
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D98 AC1
CMOSin3 LVCMOSin[3]   in D3 D8     NIMin7 NIMin[7]   in D99 AC2
CMOSin4 LVCMOSin[4]   in D4 A7     NIMout2 NIMout[2]   out D115 AC3
CMOSin5 LVCMOSin[5]   in D5 B7     NIMout3 NIMout[3]   out D114 AC4
CMOSin6 LVCMOSin[6]   in D6 C7     NIMout4 NIMout[4]   out D113 AD1
CMOSout0 LVCMOSout[0]   out D7 B6     NIMout5 NIMout[5]   out D112 AD3
CMOSout1 LVCMOSout[1]   out D8 C6     dout0 dout[0] MPPCctl1 in D92 AA4
CMOSout2 LVCMOSout[2]   out D9 D6     dout_cmos0   in D94 AB1
CMOSout3 LVCMOSout[3]   out D10 A5     DAC_LDACn0   out D95 AB2
CMOSout4 LVCMOSout[4]   out D11 B5     dout1 dout[1] MPPCctl2 in D84 W4
CMOSout5 LVCMOSout[5]   out D12 D5     dout_cmos1   in D85 W5
CMOSout6 LVCMOSout[6]   out D13 A4     DAC_LDACn1   out D87 Y2
CMOSout7 LVCMOSout[7]   out D14 B4     DAC_PREn1   out D88 Y3
CMOSout8 LVCMOSout[8]   out D15 C4     DAC_FS1   out D89 Y5
LVDS1in LVDSin[0] RJ45_0 in D23 G2     DAC_DIN1   out D90 AA2
LVDS2out LVDSout[0] out D22 G1     DAC_SCLK1   out D91 AA3
LVDS3in LVDSin[1] in D21 H4     dout2 dout[2] MPPCctl3 in D103 AE3
LVDS4out LVDSout[1] out D20 H3     dout_cmos2   in D101 AD6
GPIO5 GPIO[5] GPIO1   D27 F3     DAC_LDACn2   out D100 AE6
GPIO6 GPIO[6]   D28 F4     DAC_PREn2   out D80 V3
GPIO7 GPIO[7]   D26 F2     DAC_FS2   out D81 V4
GPIO8 GPIO[8]   D29 F5     DAC_DIN2   out D82 W1
GPIO9 GPIO[9]   D25 G5     DAC_SCLK2   out D83 W3
GPIO10 GPIO[10]   D30 E1     dout3 dout[3] MPPCctl4 in D111 AE1
GPIO11 GPIO[11]   D24 G4     dout_cmos3   in D109 AE5
GPIO12 GPIO[12]   D31 E2     DAC_LDACn3   out D108 AF2
DAC_PREn0   MPPCctl1 out D39 C3     DAC_PREn3   out D107 AB7
DAC_FS0   out D38 C2     DAC_FS3   out D106 AF3
DAC_DIN0   out D37 C1     DAC_DIN3   out D105 AF4
DAC_SCLK0   out D36 D4     DAC_SCLK3   out D104 AD5
>
>
接続 信号名 silk in/out J1 FPGA for     信号名 信号名 silk in/out J3 FPGA for
CMOSin0 LVCMOSin[0]   in D0 E10 HSIO2 busy     NIMin4 NIMin[4]   in D96 AB4 ROI
CMOSin1 LVCMOSin[1]   in D1 A8       NIMin5 NIMin[5]   in D97 AB5 SVX busy
CMOSin2 LVCMOSin[2]   in D2 C8       NIMin6 NIMin[6]   in D98 AC1  
CMOSin3 LVCMOSin[3]   in D3 D8       NIMin7 NIMin[7]   in D99 AC2  
CMOSin4 LVCMOSin[4]   in D4 A7       NIMout2 NIMout[2]   out D115 AC3 NIMin[4]
CMOSin5 LVCMOSin[5]   in D5 B7       NIMout3 NIMout[3]   out D114 AC4 trigger
CMOSin6 LVCMOSin[6]   in D6 C7       NIMout4 NIMout[4]   out D113 AD1 trigger
CMOSout0 LVCMOSout[0]   out D7 B6 NIMin[5]     NIMout5 NIMout[5]   out D112 AD3 trigger
CMOSout1 LVCMOSout[1]   out D8 C6 busy OR     dout0 dout[0] MPPCctl1 in D92 AA4  
CMOSout2 LVCMOSout[2]   out D9 D6 trigger     dout_cmos0   in D94 AB1  
CMOSout3 LVCMOSout[3]   out D10 A5 trigger     DAC_LDACn0   out D95 AB2  
CMOSout4 LVCMOSout[4]   out D11 B5 trigger     dout1 dout[1] MPPCctl2 in D84 W4  
CMOSout5 LVCMOSout[5]   out D12 D5 trigger     dout_cmos1   in D85 W5  
CMOSout6 LVCMOSout[6]   out D13 A4 busy OR     DAC_LDACn1   out D87 Y2  
CMOSout7 LVCMOSout[7]   out D14 B4 trigger     DAC_PREn1   out D88 Y3  
CMOSout8 LVCMOSout[8]   out D15 C4 trigger     DAC_FS1   out D89 Y5  
LVDS1in LVDSin[0] RJ45_0 in D23 G2       DAC_DIN1   out D90 AA2  
LVDS2out LVDSout[0] out D22 G1 trigger     DAC_SCLK1   out D91 AA3  
LVDS3in LVDSin[1] in D21 H4       dout2 dout[2] MPPCctl3 in D103 AE3  
LVDS4out LVDSout[1] out D20 H3 trigger     dout_cmos2   in D101 AD6  
GPIO5 GPIO[5] GPIO1   D27 F3       DAC_LDACn2   out D100 AE6  
GPIO6 GPIO[6]   D28 F4       DAC_PREn2   out D80 V3  
GPIO7 GPIO[7]   D26 F2       DAC_FS2   out D81 V4  
GPIO8 GPIO[8]   D29 F5       DAC_DIN2   out D82 W1  
GPIO9 GPIO[9]   D25 G5       DAC_SCLK2   out D83 W3  
GPIO10 GPIO[10]   D30 E1       dout3 dout[3] MPPCctl4 in D111 AE1  
GPIO11 GPIO[11]   D24 G4       dout_cmos3   in D109 AE5  
GPIO12 GPIO[12]   D31 E2       DAC_LDACn3   out D108 AF2  
DAC_PREn0   MPPCctl1 out D39 C3       DAC_PREn3   out D107 AB7  
DAC_FS0   out D38 C2       DAC_FS3   out D106 AF3  
DAC_DIN0   out D37 C1       DAC_DIN3   out D105 AF4  
DAC_SCLK0   out D36 D4       DAC_SCLK3   out D104 AD5  
 

Firmware

Revision 162018-02-20 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 74 to 74
 
CMOSout0 LVCMOSout[0]   out D7 B6     NIMout5 NIMout[5]   out D112 AD3
CMOSout1 LVCMOSout[1]   out D8 C6     dout0 dout[0] MPPCctl1 in D92 AA4
CMOSout2 LVCMOSout[2]   out D9 D6     dout_cmos0   in D94 AB1
Changed:
<
<
CMOSout3 LVCMOSout[3]   out D10 A5     DAC_LDACn0   out D95 AB1
>
>
CMOSout3 LVCMOSout[3]   out D10 A5     DAC_LDACn0   out D95 AB2
 
CMOSout4 LVCMOSout[4]   out D11 B5     dout1 dout[1] MPPCctl2 in D84 W4
CMOSout5 LVCMOSout[5]   out D12 D5     dout_cmos1   in D85 W5
CMOSout6 LVCMOSout[6]   out D13 A4     DAC_LDACn1   out D87 Y2

Revision 152018-02-15 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Changed:
<
<

>
>

 

TLUadapter board

TLUadapter board ver.B-> 、->

Line: 64 to 64
  本番用
接続 信号名 silk in/out J1 FPGA     信号名 信号名 silk in/out J3 FPGA
Changed:
<
<
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D99 AC2
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D98 AC1
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D97 AB5
CMOSin3 LVCMOSin[3]   in D3 D8     NIMin7 NIMin[7]   in D96 AB4
CMOSin4 LVCMOSin[4]   in D4 A7     NIMout2 NIMout[2] NIMout3 out D115 AC3
CMOSin5 LVCMOSin[5]   in D5 B7     NIMout3 NIMout[3] NIMout2 out D114 AC4
CMOSin6 LVCMOSin[6]   in D6 C7     NIMout4 NIMout[4] NIMout? out D113 AD1
CMOSout0 LVCMOSout[0]   out D7 B6     NIMout5 NIMout[5] NIMout4 out D112 AD3
CMOSout1 LVCMOSout[1]   out D8 C6     dout0_p dout0[0] MPPC1_1 in D92 AA4
CMOSout2 LVCMOSout[2]   out D9 D6     dout0_n dout0[1] in D93 AA5
CMOSout3 LVCMOSout[3]   out D10 A5     dout_cmos0   in D94 AB1
CMOSout4 LVCMOSout[4]   out D11 B5     DAC_LDACn0   out D95 AB2
CMOSout5 LVCMOSout[5]   out D12 D5     dout1_p dout1[0] MPPC2_1 in D84 W4
CMOSout6 LVCMOSout[6]   out D13 A4     dout1_n dout1[1] in D85 W5
CMOSout7 LVCMOSout[7]   out D14 B4     dout_cmos1   in D86 Y1
CMOSout8 LVCMOSout[8]   out D15 C4     DAC_LDACn1   out D87 Y2
LVDS1in LVDSin[0] LVDS in D23 G2     DAC_PREn1   out D88 Y3
LVDS2out LVDSout[0] out D22 G1     DAC_FS1   out D89 Y5
LVDS3in LVDSin[1] in D21 H4     DAC_DIN1   out D90 AA2
LVDS4out LVDSout[1] out D20 H3     DAC_SCLK1   out D91 AA3
GPIO5 GPIO[5] GPIO1   D27 F3     dout2_p dout2[0] MPPC2 in D103 AE3
GPIO6 GPIO[6]   D28 F4     dout2_n dout2[1] in D102 AF5
GPIO7 GPIO[7]   D26 F2     dout_cmos2   in D101 AD6
GPIO8 GPIO[8]   D29 F5     DAC_LDACn2   out D100 AE6
GPIO9 GPIO[9]   D25 G5     DAC_PREn2   out D80 V3
GPIO10 GPIO[10]   D30 E1     DAC_FS2   out D81 V4
GPIO11 GPIO[11]   D24 G4     DAC_DIN2   out D82 W1
GPIO12 GPIO[12]   D31 E2     DAC_SCLK2   out D83 W3
DAC_PREn0   MPPC1_1 out D36 D4     dout3_p dout3[0] MPPC2 in D111 AE1
DAC_FS0   out D37 C1     dout3_n dout3[1] in D110 AE2
DAC_DIN0   out D38 C2     dout_cmos3   in D109 AE5
DAC_SCLK0   out D39 C3     DAC_LDACn3   out D108 AF2
                DAC_PREn3   out D107 AB7
                DAC_FS3   out D106 AF3
                DAC_DIN3   out D105 AF4
                DAC_SCLK3   out D104 AD5
>
>
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D96 AB4
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D97 AB5
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D98 AC1
CMOSin3 LVCMOSin[3]   in D3 D8     NIMin7 NIMin[7]   in D99 AC2
CMOSin4 LVCMOSin[4]   in D4 A7     NIMout2 NIMout[2]   out D115 AC3
CMOSin5 LVCMOSin[5]   in D5 B7     NIMout3 NIMout[3]   out D114 AC4
CMOSin6 LVCMOSin[6]   in D6 C7     NIMout4 NIMout[4]   out D113 AD1
CMOSout0 LVCMOSout[0]   out D7 B6     NIMout5 NIMout[5]   out D112 AD3
CMOSout1 LVCMOSout[1]   out D8 C6     dout0 dout[0] MPPCctl1 in D92 AA4
CMOSout2 LVCMOSout[2]   out D9 D6     dout_cmos0   in D94 AB1
CMOSout3 LVCMOSout[3]   out D10 A5     DAC_LDACn0   out D95 AB1
CMOSout4 LVCMOSout[4]   out D11 B5     dout1 dout[1] MPPCctl2 in D84 W4
CMOSout5 LVCMOSout[5]   out D12 D5     dout_cmos1   in D85 W5
CMOSout6 LVCMOSout[6]   out D13 A4     DAC_LDACn1   out D87 Y2
CMOSout7 LVCMOSout[7]   out D14 B4     DAC_PREn1   out D88 Y3
CMOSout8 LVCMOSout[8]   out D15 C4     DAC_FS1   out D89 Y5
LVDS1in LVDSin[0] RJ45_0 in D23 G2     DAC_DIN1   out D90 AA2
LVDS2out LVDSout[0] out D22 G1     DAC_SCLK1   out D91 AA3
LVDS3in LVDSin[1] in D21 H4     dout2 dout[2] MPPCctl3 in D103 AE3
LVDS4out LVDSout[1] out D20 H3     dout_cmos2   in D101 AD6
GPIO5 GPIO[5] GPIO1   D27 F3     DAC_LDACn2   out D100 AE6
GPIO6 GPIO[6]   D28 F4     DAC_PREn2   out D80 V3
GPIO7 GPIO[7]   D26 F2     DAC_FS2   out D81 V4
GPIO8 GPIO[8]   D29 F5     DAC_DIN2   out D82 W1
GPIO9 GPIO[9]   D25 G5     DAC_SCLK2   out D83 W3
GPIO10 GPIO[10]   D30 E1     dout3 dout[3] MPPCctl4 in D111 AE1
GPIO11 GPIO[11]   D24 G4     dout_cmos3   in D109 AE5
GPIO12 GPIO[12]   D31 E2     DAC_LDACn3   out D108 AF2
DAC_PREn0   MPPCctl1 out D39 C3     DAC_PREn3   out D107 AB7
DAC_FS0   out D38 C2     DAC_FS3   out D106 AF3
DAC_DIN0   out D37 C1     DAC_DIN3   out D105 AF4
DAC_SCLK0   out D36 D4     DAC_SCLK3   out D104 AD5
 

Firmware

Line: 142 to 138
  実装DAC-> TLV5630
Changed:
<
<
-- Atlasj Silicon - 2018-01-31
>
>
-- Atlasj Silicon - 2018-01-31
 

Comments

Changed:
<
<

<--/commentPlugin-->
>
>

<--/commentPlugin-->
 
META FILEATTACHMENT attachment="110520seabas2a.pdf" attr="" comment="" date="1517379284" name="110520seabas2a.pdf" path="110520seabas2a.pdf" size="465297" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="tlv5630.pdf" attr="" comment="" date="1517379284" name="tlv5630.pdf" path="tlv5630.pdf" size="1183580" user="AtlasjSilicon" version="1"

Revision 142018-02-13 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 7 to 7
  TLUadapter board ver.B-> 、->
Changed:
<
<
adapter boardのNIMinは50 ohm terminationが必要となるので、 別途実装する
>
>
adapter boardのNIMinは50 ohm terminationが必要となるので、 別途実装する
  設計ミスでSEABASのJ1とJ3どちらか片方にしか接続できない問題(新しいものでは解決済み)
Line: 109 to 109
  ファイルに変更を加えた場合は上書き保存(ISEなら左上[Edit]下のフロッピーアイコンをクリック)する
Changed:
<
<
コンパイルは、ViewがImplementationになっているのを確認してTLU_topを選択。Synthesize-XSTをダブルクリックまたは右クリックでRun(ReRun)をクリック
>
>
コンパイルは、ViewがImplementationになっているのを確認してTLU_topを選択。
 
Changed:
<
<
Synthesizeが終わったら、Implement Designをダブルクリックまたは右クリックでRun(ReRun)をクリック
>
>
<--/twistyPlugin twikiMakeVisibleInline-->
 
Changed:
<
<
終わったら、Generate Programming Fileをダブルクリックまたは右クリックでRun(ReRun)をクリック
>
>
############コンパイルの仕方############
 
Changed:
<
<
ここまででerror ISE_error.pngが出なければコンパイルは成功しているので、Configure Target Device内のManage Configuration Project (iMPACT)をダブルクリックする
>
>
Screenshot-2.png
 
Changed:
<
<
ISE iMPACT(別ウィンドウ)が立ち上がったらBoundary Scanをダブルクリックして、右側の範囲内で右クリック->Initialize Chainをクリック。そうするとSeabasに乗っているFPGAが認識される
>
>
Screenshot.png
 
Changed:
<
<
TLUのプログラム焼くFPGAは右側なのでそちらを選択(緑色になってればOK)して、bitファイルを指定する(この後に別ウィンドウでDevice Programming Propertiesが出てきても特に関係ないのでOKを選択する)
>
>
Screenshot-1.png
 
Changed:
<
<
Programをダブルクリック->Program Succeededが出れば完了!(PROMに書き込むかと聞かれたらNoを選択して下さい)
>
>
↑のようになっていればコンパイルは成功している

############FPGAへの焼き方############

Screenshot-3.png

そうすると別ウィンドウでISE iMPACTが立ち上がる

以降はSEABASがJtagで接続されていることを前提としている

Screenshot-4.png

Screenshot-5.png

Screenshot-11.pngScreenshot-6.pngScreenshot-7.pngScreenshot-8.pngScreenshot-9.pngScreenshot-10.png

<--/twistyPlugin-->
 

DAC firmware

実装DAC-> TLV5630

Line: 141 to 157
 
META FILEATTACHMENT attachment="ISE_warning.png" attr="" comment="" date="1517646234" name="ISE_warning.png" path="ISE_warning.png" size="562" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="SeabasTLU.png" attr="" comment="" date="1517646234" name="SeabasTLU.png" path="SeabasTLU.png" size="34751" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="DSC_0004.JPG" attr="" comment="" date="1518188203" name="DSC_0004.JPG" path="DSC_0004.JPG" size="314690" user="AtlasjSilicon" version="1"
Changed:
<
<
META FILEATTACHMENT attachment="Screenshot.png" attr="" comment="" date="1518490297" name="Screenshot.png" path="Screenshot.png" size="202430" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-1.png" attr="" comment="" date="1518490297" name="Screenshot-1.png" path="Screenshot-1.png" size="200296" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-2.png" attr="" comment="" date="1518490297" name="Screenshot-2.png" path="Screenshot-2.png" size="182714" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-3.png" attr="" comment="" date="1518490297" name="Screenshot-3.png" path="Screenshot-3.png" size="204675" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-4.png" attr="" comment="" date="1518490297" name="Screenshot-4.png" path="Screenshot-4.png" size="36277" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-5.png" attr="" comment="" date="1518490297" name="Screenshot-5.png" path="Screenshot-5.png" size="51639" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-6.png" attr="" comment="" date="1518490297" name="Screenshot-6.png" path="Screenshot-6.png" size="67265" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-7.png" attr="" comment="" date="1518490297" name="Screenshot-7.png" path="Screenshot-7.png" size="95792" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-8.png" attr="" comment="" date="1518490297" name="Screenshot-8.png" path="Screenshot-8.png" size="80712" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-9.png" attr="" comment="" date="1518490297" name="Screenshot-9.png" path="Screenshot-9.png" size="70295" user="AtlasjSilicon" version="1"
>
>
META FILEATTACHMENT attachment="Screenshot.png" attr="" comment="" date="1518499444" name="Screenshot.png" path="Screenshot.png" size="242158" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-1.png" attr="" comment="" date="1518499047" name="Screenshot-1.png" path="Screenshot-1.png" size="242439" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-2.png" attr="" comment="" date="1518499060" name="Screenshot-2.png" path="Screenshot-2.png" size="234830" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-3.png" attr="" comment="" date="1518499073" name="Screenshot-3.png" path="Screenshot-3.png" size="236589" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-4.png" attr="" comment="" date="1518499085" name="Screenshot-4.png" path="Screenshot-4.png" size="55194" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-5.png" attr="" comment="" date="1518499391" name="Screenshot-5.png" path="Screenshot-5.png" size="86191" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-6.png" attr="" comment="" date="1518499403" name="Screenshot-6.png" path="Screenshot-6.png" size="118642" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-7.png" attr="" comment="" date="1518499413" name="Screenshot-7.png" path="Screenshot-7.png" size="166168" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-8.png" attr="" comment="" date="1518499424" name="Screenshot-8.png" path="Screenshot-8.png" size="140280" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-9.png" attr="" comment="" date="1518499434" name="Screenshot-9.png" path="Screenshot-9.png" size="122467" user="AtlasjSilicon" version="2"
META FILEATTACHMENT attachment="Screenshot-10.png" attr="" comment="" date="1518499458" name="Screenshot-10.png" path="Screenshot-10.png" size="127661" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-11.png" attr="" comment="" date="1518499458" name="Screenshot-11.png" path="Screenshot-11.png" size="90428" user="AtlasjSilicon" version="1"

Revision 132018-02-13 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware


TLUadapter board

Changed:
<
<
TLUadapter board(旧)-> 、->
>
>
TLUadapter board ver.B-> 、->
 
Changed:
<
<
adapter boardのNIMinは50 ohm terminateが必要となるので、 別途実装する
>
>
adapter boardのNIMinは50 ohm terminationが必要となるので、 別途実装する
  設計ミスでSEABASのJ1とJ3どちらか片方にしか接続できない問題(新しいものでは解決済み)
Changed:
<
<
Kyocera connector側:NIMinが回路図と反対側に繋がっていた->不幸なことにJ3 connectorであり、SEABAS上での接続先がADCだった(FPGAとは繋がっていなかった)
>
>
Kyocera connector側:NIMinが回路図と反対側に繋がっていた->不幸なことに一部がADCと繋がっている(FPGAと繋がっていない)J3 connector側であり、SEABAS上での接続先がそのADCにあてがわれていた
 
Changed:
<
<
Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する(J1は未接続、JTAGが干渉してadapter boardはしっかりとは刺さっていない)
>
>
Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する(J1は未接続、JTAGが干渉してadapter boardはSEABASにしっかりとは刺さっていない)
 
Changed:
<
<
SEABASのFPGAではLVDS信号は扱えない?(ucfファイルで指定しようとすると怒られる)
>
>
SEABASのFPGAではLVDS信号は扱えない(ucfファイルで指定しようとすると怒られる)のでB'版ではLVDS->CMOSのICを実装する
 
Changed:
<
<
波形が出ない場合はPINの配置が間違っていないか確認する
>
>
波形が出ない場合はPIN assignが間違っていないか確認する
 
Changed:
<
<
->基本的にucfファイルを編集する。一覧で見たい場合はPlanAheadを起動する
>
>
->基本的にucfファイルを編集する。どのPINが何に使われているかを一覧で見たい場合はPlanAheadを起動すると分かりやすい
  https://docs.google.com/spreadsheets/d/12SCUal2avY3kW65fRVte5TG3hSL1h8-VrYYAfBwH4Lk/edit?usp=sharing
接続 信号名 silk in/out signal J2 FPGA notes
Line: 141 to 141
 
META FILEATTACHMENT attachment="ISE_warning.png" attr="" comment="" date="1517646234" name="ISE_warning.png" path="ISE_warning.png" size="562" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="SeabasTLU.png" attr="" comment="" date="1517646234" name="SeabasTLU.png" path="SeabasTLU.png" size="34751" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="DSC_0004.JPG" attr="" comment="" date="1518188203" name="DSC_0004.JPG" path="DSC_0004.JPG" size="314690" user="AtlasjSilicon" version="1"
Added:
>
>
META FILEATTACHMENT attachment="Screenshot.png" attr="" comment="" date="1518490297" name="Screenshot.png" path="Screenshot.png" size="202430" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-1.png" attr="" comment="" date="1518490297" name="Screenshot-1.png" path="Screenshot-1.png" size="200296" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-2.png" attr="" comment="" date="1518490297" name="Screenshot-2.png" path="Screenshot-2.png" size="182714" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-3.png" attr="" comment="" date="1518490297" name="Screenshot-3.png" path="Screenshot-3.png" size="204675" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-4.png" attr="" comment="" date="1518490297" name="Screenshot-4.png" path="Screenshot-4.png" size="36277" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-5.png" attr="" comment="" date="1518490297" name="Screenshot-5.png" path="Screenshot-5.png" size="51639" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-6.png" attr="" comment="" date="1518490297" name="Screenshot-6.png" path="Screenshot-6.png" size="67265" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-7.png" attr="" comment="" date="1518490297" name="Screenshot-7.png" path="Screenshot-7.png" size="95792" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-8.png" attr="" comment="" date="1518490297" name="Screenshot-8.png" path="Screenshot-8.png" size="80712" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="Screenshot-9.png" attr="" comment="" date="1518490297" name="Screenshot-9.png" path="Screenshot-9.png" size="70295" user="AtlasjSilicon" version="1"

Revision 122018-02-09 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 7 to 7
  TLUadapter board(旧)-> 、->
Added:
>
>
adapter boardのNIMinは50 ohm terminateが必要となるので、 別途実装する
 設計ミスでSEABASのJ1とJ3どちらか片方にしか接続できない問題(新しいものでは解決済み)

Kyocera connector側:NIMinが回路図と反対側に繋がっていた->不幸なことにJ3 connectorであり、SEABAS上での接続先がADCだった(FPGAとは繋がっていなかった)

Line: 138 to 140
 
META FILEATTACHMENT attachment="ISE_ok.png" attr="" comment="" date="1517646234" name="ISE_ok.png" path="ISE_ok.png" size="638" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="ISE_warning.png" attr="" comment="" date="1517646234" name="ISE_warning.png" path="ISE_warning.png" size="562" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="SeabasTLU.png" attr="" comment="" date="1517646234" name="SeabasTLU.png" path="SeabasTLU.png" size="34751" user="AtlasjSilicon" version="1"
Added:
>
>
META FILEATTACHMENT attachment="DSC_0004.JPG" attr="" comment="" date="1518188203" name="DSC_0004.JPG" path="DSC_0004.JPG" size="314690" user="AtlasjSilicon" version="1"

Revision 112018-02-09 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 25 to 25
 
NIMin5 NIMin[5]   in NIM D78 N1 not implemented
NIMin6 NIMin[6]   in NIM D77 P1 not implemented
NIMin7 NIMin[7]   in NIM D76 P3 not implemented
Changed:
<
<
NIMout2 NIMout[2] NIMout3 out NIM D74 P5  
NIMout3 NIMout[3] NIMout2 out NIM D75 P4  
NIMout4 NIMout[4] NIMout? out NIM D72 R2  
NIMout5 NIMout[5] NIMout4 out NIM D73 R1  
>
>
NIMout2 NIMout[2] NIMout3 out NIM D75 P4  
NIMout3 NIMout[3] NIMout2 out NIM D74 P5  
NIMout4 NIMout[4] NIMout? out NIM D73 R1  
NIMout5 NIMout[5] NIMout4 out NIM D72 R2  
 
dout0_p dout0[0] MPPC1_1 in (LVDS) D52 L3 not implemented
dout0_n dout0[1] in (LVDS) D53 L2
dout_cmos0   in (TTL) D54 M5

Revision 102018-02-06 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 18 to 18
 波形が出ない場合はPINの配置が間違っていないか確認する

->基本的にucfファイルを編集する。一覧で見たい場合はPlanAheadを起動する

Added:
>
>
https://docs.google.com/spreadsheets/d/12SCUal2avY3kW65fRVte5TG3hSL1h8-VrYYAfBwH4Lk/edit?usp=sharing
 
接続 信号名 silk in/out signal J2 FPGA notes
NIMin4 NIMin[4]   in NIM D79 N2  
NIMin5 NIMin[5]   in NIM D78 N1 not implemented

Revision 92018-02-05 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 18 to 18
 波形が出ない場合はPINの配置が間違っていないか確認する

->基本的にucfファイルを編集する。一覧で見たい場合はPlanAheadを起動する

Changed:
<
<
接続 firm silk in/out signal J2 FPGA notes
>
>
接続 信号名 silk in/out signal J2 FPGA notes
 
NIMin4 NIMin[4]   in NIM D79 N2  
NIMin5 NIMin[5]   in NIM D78 N1 not implemented
NIMin6 NIMin[6]   in NIM D77 P1 not implemented
Line: 59 to 59
 
ADC_N14 LVCMOSout[0] CMOSout0 out   D57 M1

special connection for CMOSout

HSIO2 exttrigger

本番用

Changed:
<
<
接続 firm silk in/out J1 PIN     接続 firm silk in/out J3 PIN
>
>
接続 信号名 silk in/out J1 FPGA     信号名 信号名 silk in/out J3 FPGA
 
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D99 AC2
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D98 AC1
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D97 AB5

Revision 82018-02-05 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 18 to 18
 波形が出ない場合はPINの配置が間違っていないか確認する

->基本的にucfファイルを編集する。一覧で見たい場合はPlanAheadを起動する

Changed:
<
<
回路図 firm silk in/out signal J2 PIN notes
>
>
接続 firm silk in/out signal J2 FPGA notes
 
NIMin4 NIMin[4]   in NIM D79 N2  
NIMin5 NIMin[5]   in NIM D78 N1 not implemented
NIMin6 NIMin[6]   in NIM D77 P1 not implemented
Line: 59 to 59
 
ADC_N14 LVCMOSout[0] CMOSout0 out   D57 M1

special connection for CMOSout

HSIO2 exttrigger

本番用

Changed:
<
<
回路図 firm silk in/out J1 PIN     回路図 firm silk in/out J3 PIN
>
>
接続 firm silk in/out J1 PIN     接続 firm silk in/out J3 PIN
 
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D99 AC2
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D98 AC1
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D97 AB5

Revision 72018-02-03 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 97 to 97
 
                DAC_DIN3   out D105 AF4
                DAC_SCLK3   out D104 AD5
Changed:
<
<

DAC firmware

>
>

Firmware

SeabasTLU-FNAL2/FirmwareSeabasTLU-trunk.xiseがSeabasTLUのprojectファイル

SeabasTLU.png

ファイルに変更を加えた場合は上書き保存(ISEなら左上[Edit]下のフロッピーアイコンをクリック)する

コンパイルは、ViewがImplementationになっているのを確認してTLU_topを選択。Synthesize-XSTをダブルクリックまたは右クリックでRun(ReRun)をクリック

Synthesizeが終わったら、Implement Designをダブルクリックまたは右クリックでRun(ReRun)をクリック

終わったら、Generate Programming Fileをダブルクリックまたは右クリックでRun(ReRun)をクリック

ここまででerror ISE_error.pngが出なければコンパイルは成功しているので、Configure Target Device内のManage Configuration Project (iMPACT)をダブルクリックする

ISE iMPACT(別ウィンドウ)が立ち上がったらBoundary Scanをダブルクリックして、右側の範囲内で右クリック->Initialize Chainをクリック。そうするとSeabasに乗っているFPGAが認識される

TLUのプログラム焼くFPGAは右側なのでそちらを選択(緑色になってればOK)して、bitファイルを指定する(この後に別ウィンドウでDevice Programming Propertiesが出てきても特に関係ないのでOKを選択する)

Programをダブルクリック->Program Succeededが出れば完了!(PROMに書き込むかと聞かれたらNoを選択して下さい)

DAC firmware

  実装DAC-> TLV5630
Line: 111 to 132
 
META FILEATTACHMENT attachment="tlv5630.pdf" attr="" comment="" date="1517379284" name="tlv5630.pdf" path="tlv5630.pdf" size="1183580" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="DSC_0001.jpg" attr="" comment="" date="1517402706" name="DSC_0001.jpg" path="DSC_0001.jpg" size="1307557" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="DSC_0003.jpg" attr="" comment="" date="1517402706" name="DSC_0003.jpg" path="DSC_0003.jpg" size="1023022" user="AtlasjSilicon" version="1"
Added:
>
>
META FILEATTACHMENT attachment="ISE_error.png" attr="" comment="" date="1517646234" name="ISE_error.png" path="ISE_error.png" size="485" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="ISE_ok.png" attr="" comment="" date="1517646234" name="ISE_ok.png" path="ISE_ok.png" size="638" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="ISE_warning.png" attr="" comment="" date="1517646234" name="ISE_warning.png" path="ISE_warning.png" size="562" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="SeabasTLU.png" attr="" comment="" date="1517646234" name="SeabasTLU.png" path="SeabasTLU.png" size="34751" user="AtlasjSilicon" version="1"

Revision 62018-02-02 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 18 to 18
 波形が出ない場合はPINの配置が間違っていないか確認する

->基本的にucfファイルを編集する。一覧で見たい場合はPlanAheadを起動する

Changed:
<
<
  firm silk in/out signal J2 PIN 備考
>
>
回路図 firm silk in/out signal J2 PIN notes
 
NIMin4 NIMin[4]   in NIM D79 N2  
Changed:
<
<
NIMin5 NIMin[5]   in NIM D78 N1 未実装
NIMin6 NIMin[6]   in NIM D77 P1 未実装
NIMin7 NIMin[7]   in NIM D76 P3 未実装
>
>
NIMin5 NIMin[5]   in NIM D78 N1 not implemented
NIMin6 NIMin[6]   in NIM D77 P1 not implemented
NIMin7 NIMin[7]   in NIM D76 P3 not implemented
 
NIMout2 NIMout[2] NIMout3 out NIM D74 P5  
NIMout3 NIMout[3] NIMout2 out NIM D75 P4  
NIMout4 NIMout[4] NIMout? out NIM D72 R2  
NIMout5 NIMout[5] NIMout4 out NIM D73 R1  
Changed:
<
<
dout0_p dout0[0] MPPC1_1 in (LVDS) D52 L3 J1コネクター未実装のため実装不可
>
>
dout0_p dout0[0] MPPC1_1 in (LVDS) D52 L3 not implemented
 
dout0_n dout0[1] in (LVDS) D53 L2
dout_cmos0   in (TTL) D54 M5
DAC_LDACn0   out   D55 M4
Line: 39 to 39
 
DAC_FS1   out   D49 K1  
DAC_DIN1   out   D50 L5  
DAC_SCLK1   out   D51 L4  
Changed:
<
<
dout2_p dout2[0] MPPC2 in (LVDS) D63 U4 未実装
>
>
dout2_p dout2[0] MPPC2 in (LVDS) D63 U4 not implemented
 
dout2_n dout2[1] in (LVDS) D62 U5
dout_cmos2   in (TTL) D61 V1
DAC_LDACn2   out   D60 V2
Line: 47 to 47
 
DAC_FS2   out   D41 H1
DAC_DIN2   out   D42 J5
DAC_SCLK2   out   D43 J4
Changed:
<
<
dout3_p dout3[0] MPPC3 in (LVDS) D71 R3 未実装
>
>
dout3_p dout3[0] MPPC3 in (LVDS) D71 R3 not implemented
 
dout3_n dout3[1] in (LVDS) D70 R5
dout_cmos3   in (TTL) D69 T2
DAC_LDACn3   out   D68 T3
Line: 55 to 55
 
DAC_FS3   out   D66 T5
DAC_DIN3   out   D65 U1
DAC_SCLK3   out   D64 U2
Added:
>
>
ADC_P14 LVCMOSin[0] CMOSin6 in   D56 M2

special connection for CMOSin

HSIO2 busy

ADC_N14 LVCMOSout[0] CMOSout0 out   D57 M1

special connection for CMOSout

HSIO2 exttrigger

  本番用
Changed:
<
<
  firm silk in/out J1 PIN       firm silk in/out J3 PIN
>
>
回路図 firm silk in/out J1 PIN     回路図 firm silk in/out J3 PIN
 
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D99 AC2
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D98 AC1
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D97 AB5

Revision 52018-02-01 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 13 to 13
  Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する(J1は未接続、JTAGが干渉してadapter boardはしっかりとは刺さっていない)
Changed:
<
<
SEABASのFPGAではLVDS信号は扱えない?(ucfファイルで指定できない)
>
>
SEABASのFPGAではLVDS信号は扱えない?(ucfファイルで指定しようとすると怒られる)
  波形が出ない場合はPINの配置が間違っていないか確認する
Line: 27 to 27
 
NIMout3 NIMout[3] NIMout2 out NIM D75 P4  
NIMout4 NIMout[4] NIMout? out NIM D72 R2  
NIMout5 NIMout[5] NIMout4 out NIM D73 R1  
Changed:
<
<
dout0_p dout0[0] MPPC1_1 in (LVDS) D52 L3 J1未実装のため実装不可
>
>
dout0_p dout0[0] MPPC1_1 in (LVDS) D52 L3 J1コネクター未実装のため実装不可
 
dout0_n dout0[1] in (LVDS) D53 L2
dout_cmos0   in (TTL) D54 M5
DAC_LDACn0   out   D55 M4

Revision 42018-01-31 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware


TLUadapter board

Added:
>
>
TLUadapter board(旧)-> 、->
 設計ミスでSEABASのJ1とJ3どちらか片方にしか接続できない問題(新しいものでは解決済み)
Changed:
<
<
Kyocera connector側:NIMinが回路図と反対側に繋がっていた->不幸なことにJ3 connectorであり、SEABASの接続先がADCだった(FPGAとは繋がっていなかった)
>
>
Kyocera connector側:NIMinが回路図と反対側に繋がっていた->不幸なことにJ3 connectorであり、SEABAS上での接続先がADCだった(FPGAとは繋がっていなかった)

Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する(J1は未接続、JTAGが干渉してadapter boardはしっかりとは刺さっていない)

 
Changed:
<
<
Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する
>
>
SEABASのFPGAではLVDS信号は扱えない?(ucfファイルで指定できない)
 
Changed:
<
<
SEABASのFPGAではLVDS信号は扱えない
  silk in/out signal J2 PIN
NIMin4   in NIM D79 N2
NIMin5   in NIM D78 N1
NIMin6   in NIM D77 P1
NIMin7   in NIM D76 P3
NIMout2 NIMout3 out NIM D74 P5
NIMout3 NIMout2 out NIM D75 P4
NIMout4 NIMout? out NIM D72 R2
NIMout5 NIMout4 out NIM D73 R1
dout0_p MPPC0 in (LVDS) D52 L3
dout0_n in (LVDS) D53 L2
dout_cmos0 in (TTL) D54 M5
DAC_LDACn0 out   D55 M4
dout1_p MPPC1 in (LVDS) D44 J3
dout1_n in (LVDS) D45 J1
dout_cmos1 in (TTL) D46 K5
DAC_LDACn1 out   D47 K3
DAC_PREn1 out   D48 K2
DAC_FS1 out   D49 K1
DAC_DIN1 out   D50 L5
DAC_SCLK1 out   D51 L4
dout2_p MPPC2 in (LVDS) D63 U4
dout2_n in (LVDS) D62 U5
dout_cmos2 in (TTL) D61 V1
DAC_LDACn2 out   D60 V2
DAC_PREn2 out   D40 H2
DAC_FS2 out   D41 H1
DAC_DIN2 out   D42 J5
DAC_SCLK2 out   D43 J4
dout3_p MPPC3 in (LVDS) D71 R3
dout3_n in (LVDS) D70 R5
dout_cmos3 in (TTL) D69 T2
DAC_LDACn3 out   D68 T3
DAC_PREn3 out   D67 T4
DAC_FS3 out   D66 T5
DAC_DIN3 out   D65 U1
DAC_SCLK3 out   D64 U2
>
>
波形が出ない場合はPINの配置が間違っていないか確認する

->基本的にucfファイルを編集する。一覧で見たい場合はPlanAheadを起動する

  firm silk in/out signal J2 PIN 備考
NIMin4 NIMin[4]   in NIM D79 N2  
NIMin5 NIMin[5]   in NIM D78 N1 未実装
NIMin6 NIMin[6]   in NIM D77 P1 未実装
NIMin7 NIMin[7]   in NIM D76 P3 未実装
NIMout2 NIMout[2] NIMout3 out NIM D74 P5  
NIMout3 NIMout[3] NIMout2 out NIM D75 P4  
NIMout4 NIMout[4] NIMout? out NIM D72 R2  
NIMout5 NIMout[5] NIMout4 out NIM D73 R1  
dout0_p dout0[0] MPPC1_1 in (LVDS) D52 L3 J1未実装のため実装不可
dout0_n dout0[1] in (LVDS) D53 L2
dout_cmos0   in (TTL) D54 M5
DAC_LDACn0   out   D55 M4
dout1_p dout1[0] MPPC2_1 in (LVDS) D44 J3  
dout1_n dout1[1] in (LVDS) D45 J1  
dout_cmos1   in (TTL) D46 K5  
DAC_LDACn1   out   D47 K3  
DAC_PREn1   out   D48 K2  
DAC_FS1   out   D49 K1  
DAC_DIN1   out   D50 L5  
DAC_SCLK1   out   D51 L4  
dout2_p dout2[0] MPPC2 in (LVDS) D63 U4 未実装
dout2_n dout2[1] in (LVDS) D62 U5
dout_cmos2   in (TTL) D61 V1
DAC_LDACn2   out   D60 V2
DAC_PREn2   out   D40 H2
DAC_FS2   out   D41 H1
DAC_DIN2   out   D42 J5
DAC_SCLK2   out   D43 J4
dout3_p dout3[0] MPPC3 in (LVDS) D71 R3 未実装
dout3_n dout3[1] in (LVDS) D70 R5
dout_cmos3   in (TTL) D69 T2
DAC_LDACn3   out   D68 T3
DAC_PREn3   out   D67 T4
DAC_FS3   out   D66 T5
DAC_DIN3   out   D65 U1
DAC_SCLK3   out   D64 U2
  本番用
  firm silk in/out J1 PIN       firm silk in/out J3 PIN
Line: 60 to 66
 
CMOSin5 LVCMOSin[5]   in D5 B7     NIMout3 NIMout[3] NIMout2 out D114 AC4
CMOSin6 LVCMOSin[6]   in D6 C7     NIMout4 NIMout[4] NIMout? out D113 AD1
CMOSout0 LVCMOSout[0]   out D7 B6     NIMout5 NIMout[5] NIMout4 out D112 AD3
Changed:
<
<
CMOSout1 LVCMOSout[1]   out D8 C6     dout0_p dout0[0] MPPC0 in D92 AA4
>
>
CMOSout1 LVCMOSout[1]   out D8 C6     dout0_p dout0[0] MPPC1_1 in D92 AA4
 
CMOSout2 LVCMOSout[2]   out D9 D6     dout0_n dout0[1] in D93 AA5
CMOSout3 LVCMOSout[3]   out D10 A5     dout_cmos0   in D94 AB1
CMOSout4 LVCMOSout[4]   out D11 B5     DAC_LDACn0   out D95 AB2
Changed:
<
<
CMOSout5 LVCMOSout[5]   out D12 D5     dout1_p dout1[0] MPPC1 in D84 W4
>
>
CMOSout5 LVCMOSout[5]   out D12 D5     dout1_p dout1[0] MPPC2_1 in D84 W4
 
CMOSout6 LVCMOSout[6]   out D13 A4     dout1_n dout1[1] in D85 W5
CMOSout7 LVCMOSout[7]   out D14 B4     dout_cmos1   in D86 Y1
CMOSout8 LVCMOSout[8]   out D15 C4     DAC_LDACn1   out D87 Y2
Line: 72 to 78
 
LVDS2out LVDSout[0] out D22 G1     DAC_FS1   out D89 Y5
LVDS3in LVDSin[1] in D21 H4     DAC_DIN1   out D90 AA2
LVDS4out LVDSout[1] out D20 H3     DAC_SCLK1   out D91 AA3
Changed:
<
<
GPIO5 GPIO[5] GPIO   D27 F3     dout2_p dout2[0] MPPC2 in D103 AE3
>
>
GPIO5 GPIO[5] GPIO1   D27 F3     dout2_p dout2[0] MPPC2 in D103 AE3
 
GPIO6 GPIO[6]   D28 F4     dout2_n dout2[1] in D102 AF5
GPIO7 GPIO[7]   D26 F2     dout_cmos2   in D101 AD6
GPIO8 GPIO[8]   D29 F5     DAC_LDACn2   out D100 AE6
Line: 80 to 86
 
GPIO10 GPIO[10]   D30 E1     DAC_FS2   out D81 V4
GPIO11 GPIO[11]   D24 G4     DAC_DIN2   out D82 W1
GPIO12 GPIO[12]   D31 E2     DAC_SCLK2   out D83 W3
Changed:
<
<
DAC_PREn0   MPPC0 out D36 D4     dout3_p dout3[0] MPPC2 in D111 AE1
>
>
DAC_PREn0   MPPC1_1 out D36 D4     dout3_p dout3[0] MPPC2 in D111 AE1
 
DAC_FS0   out D37 C1     dout3_n dout3[1] in D110 AE2
DAC_DIN0   out D38 C2     dout_cmos3   in D109 AE5
DAC_SCLK0   out D39 C3     DAC_LDACn3   out D108 AF2
Line: 91 to 97
 

DAC firmware

Added:
>
>
実装DAC-> TLV5630
 -- Atlasj Silicon - 2018-01-31

Comments

Line: 99 to 107
 
META FILEATTACHMENT attachment="110520seabas2a.pdf" attr="" comment="" date="1517379284" name="110520seabas2a.pdf" path="110520seabas2a.pdf" size="465297" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="tlv5630.pdf" attr="" comment="" date="1517379284" name="tlv5630.pdf" path="tlv5630.pdf" size="1183580" user="AtlasjSilicon" version="1"
Added:
>
>
META FILEATTACHMENT attachment="DSC_0001.jpg" attr="" comment="" date="1517402706" name="DSC_0001.jpg" path="DSC_0001.jpg" size="1307557" user="AtlasjSilicon" version="1"
META FILEATTACHMENT attachment="DSC_0003.jpg" attr="" comment="" date="1517402706" name="DSC_0003.jpg" path="DSC_0003.jpg" size="1023022" user="AtlasjSilicon" version="1"

Revision 32018-01-31 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Line: 11 to 11
  Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する
Changed:
<
<
SEABASのFPGAではLVDS信号は扱えない?
>
>
SEABASのFPGAではLVDS信号は扱えない
 
  silk in/out signal J2 PIN
NIMin4   in NIM D79 N2
NIMin5   in NIM D78 N1
Line: 50 to 50
 
DAC_DIN3 out   D65 U1
DAC_SCLK3 out   D64 U2
Added:
>
>
本番用
  firm silk in/out J1 PIN       firm silk in/out J3 PIN
CMOSin0 LVCMOSin[0]   in D0 E10     NIMin4 NIMin[4]   in D99 AC2
CMOSin1 LVCMOSin[1]   in D1 A8     NIMin5 NIMin[5]   in D98 AC1
CMOSin2 LVCMOSin[2]   in D2 C8     NIMin6 NIMin[6]   in D97 AB5
CMOSin3 LVCMOSin[3]   in D3 D8     NIMin7 NIMin[7]   in D96 AB4
CMOSin4 LVCMOSin[4]   in D4 A7     NIMout2 NIMout[2] NIMout3 out D115 AC3
CMOSin5 LVCMOSin[5]   in D5 B7     NIMout3 NIMout[3] NIMout2 out D114 AC4
CMOSin6 LVCMOSin[6]   in D6 C7     NIMout4 NIMout[4] NIMout? out D113 AD1
CMOSout0 LVCMOSout[0]   out D7 B6     NIMout5 NIMout[5] NIMout4 out D112 AD3
CMOSout1 LVCMOSout[1]   out D8 C6     dout0_p dout0[0] MPPC0 in D92 AA4
CMOSout2 LVCMOSout[2]   out D9 D6     dout0_n dout0[1] in D93 AA5
CMOSout3 LVCMOSout[3]   out D10 A5     dout_cmos0   in D94 AB1
CMOSout4 LVCMOSout[4]   out D11 B5     DAC_LDACn0   out D95 AB2
CMOSout5 LVCMOSout[5]   out D12 D5     dout1_p dout1[0] MPPC1 in D84 W4
CMOSout6 LVCMOSout[6]   out D13 A4     dout1_n dout1[1] in D85 W5
CMOSout7 LVCMOSout[7]   out D14 B4     dout_cmos1   in D86 Y1
CMOSout8 LVCMOSout[8]   out D15 C4     DAC_LDACn1   out D87 Y2
LVDS1in LVDSin[0] LVDS in D23 G2     DAC_PREn1   out D88 Y3
LVDS2out LVDSout[0] out D22 G1     DAC_FS1   out D89 Y5
LVDS3in LVDSin[1] in D21 H4     DAC_DIN1   out D90 AA2
LVDS4out LVDSout[1] out D20 H3     DAC_SCLK1   out D91 AA3
GPIO5 GPIO[5] GPIO   D27 F3     dout2_p dout2[0] MPPC2 in D103 AE3
GPIO6 GPIO[6]   D28 F4     dout2_n dout2[1] in D102 AF5
GPIO7 GPIO[7]   D26 F2     dout_cmos2   in D101 AD6
GPIO8 GPIO[8]   D29 F5     DAC_LDACn2   out D100 AE6
GPIO9 GPIO[9]   D25 G5     DAC_PREn2   out D80 V3
GPIO10 GPIO[10]   D30 E1     DAC_FS2   out D81 V4
GPIO11 GPIO[11]   D24 G4     DAC_DIN2   out D82 W1
GPIO12 GPIO[12]   D31 E2     DAC_SCLK2   out D83 W3
DAC_PREn0   MPPC0 out D36 D4     dout3_p dout3[0] MPPC2 in D111 AE1
DAC_FS0   out D37 C1     dout3_n dout3[1] in D110 AE2
DAC_DIN0   out D38 C2     dout_cmos3   in D109 AE5
DAC_SCLK0   out D39 C3     DAC_LDACn3   out D108 AF2
                DAC_PREn3   out D107 AB7
                DAC_FS3   out D106 AF3
                DAC_DIN3   out D105 AF4
                DAC_SCLK3   out D104 AD5
 

DAC firmware

-- Atlasj Silicon - 2018-01-31

Revision 22018-01-31 - AtlasjSilicon

Line: 1 to 1
 
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware

Revision 12018-01-31 - AtlasjSilicon

Line: 1 to 1
Added:
>
>
META TOPICPARENT name="FermilabTestbeam2018"

TLUfirmware


TLUadapter board

設計ミスでSEABASのJ1とJ3どちらか片方にしか接続できない問題(新しいものでは解決済み)

Kyocera connector側:NIMinが回路図と反対側に繋がっていた->不幸なことにJ3 connectorであり、SEABASの接続先がADCだった(FPGAとは繋がっていなかった)

Integration testではJ3に接続するつもりだったconnectorをSEABAS側J2に接続する

SEABASのFPGAではLVDS信号は扱えない?

  silk in/out signal J2 PIN
NIMin4   in NIM D79 N2
NIMin5   in NIM D78 N1
NIMin6   in NIM D77 P1
NIMin7   in NIM D76 P3
NIMout2 NIMout3 out NIM D74 P5
NIMout3 NIMout2 out NIM D75 P4
NIMout4 NIMout? out NIM D72 R2
NIMout5 NIMout4 out NIM D73 R1
dout0_p MPPC0 in (LVDS) D52 L3
dout0_n in (LVDS) D53 L2
dout_cmos0 in (TTL) D54 M5
DAC_LDACn0 out   D55 M4
dout1_p MPPC1 in (LVDS) D44 J3
dout1_n in (LVDS) D45 J1
dout_cmos1 in (TTL) D46 K5
DAC_LDACn1 out   D47 K3
DAC_PREn1 out   D48 K2
DAC_FS1 out   D49 K1
DAC_DIN1 out   D50 L5
DAC_SCLK1 out   D51 L4
dout2_p MPPC2 in (LVDS) D63 U4
dout2_n in (LVDS) D62 U5
dout_cmos2 in (TTL) D61 V1
DAC_LDACn2 out   D60 V2
DAC_PREn2 out   D40 H2
DAC_FS2 out   D41 H1
DAC_DIN2 out   D42 J5
DAC_SCLK2 out   D43 J4
dout3_p MPPC3 in (LVDS) D71 R3
dout3_n in (LVDS) D70 R5
dout_cmos3 in (TTL) D69 T2
DAC_LDACn3 out   D68 T3
DAC_PREn3 out   D67 T4
DAC_FS3 out   D66 T5
DAC_DIN3 out   D65 U1
DAC_SCLK3 out   D64 U2

DAC firmware

-- Atlasj Silicon - 2018-01-31

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