Difference: RD53ADAQdevelopment (11 vs. 12)

Revision 122017-06-26 - AtlasjSilicon

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RD53A DAQ Development

Introduction

Line: 7 to 8

/opt/Xilinx/Vivado/2016.4/data/xicom/cable_drivers/lin64/install_script/install_drivers
sudo ./install_drivers

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Ryo Nagai - 2016-10-17

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Ryo Nagai - 2016-10-17

FE-I4 Readout Test

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Firmware for VC707 to readout FE-I4B SCC - 2017.06.12 (Sawada.Y)
- Seabas2VC707_part1_20170612.xpr.zip - SiTCP <-> SIO_REG was modified.
- Seabas2VC707_part1_20170613.xpr.zip
- Seabas2VC707_part1_20170615.xpr.zip - corrected to output RunMode command signal.
注意点(日本語暫定簡易版)
1.VC707用のものなのでKC705を利用の際は、SiTCPのGMIIとSGMIIの変換部分は編集する必要があります。
2.FMC LPCのピン配置は阪大で使用しているテスト用変換基板のピン配置に準拠しています。それ以外の変換基板を利用の際は制約ファイルを編集してピン配置を変更する必要があります。
3.現在、論理合成時のエラーは既知のものです。無視して構いません。気になる方は修正をお願いします。
4.インプリメンテーション時にタイミング違反の警告メッセージが出ますが無視してください。
5.FEI4B SCCにConfigが通ることまで確認しています。FEI4からの受信データをPCへTCPで転送できているかどうかは6/25時点でまだ未確認です(澤田)。
6.検証時、DAQソフトウェアは SEABAS2用のものをご利用ください。
SiTCP IP Address : Default(192.168.10.16)
source : trunk/multi_chip_FEI4/Software_SEABAS2
SLVS <-> LVDS level shiter designed by Ryo Nagai: LVDS2SLVS_Pins.zip

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FPGA Hardware and Additional apparatuses
- FPGA Hardware
  - Prerequisites
    Target devices : Virtex-7 VC707 Evaluation Platform (xc7vx485tffg1761-2)
    Tool Version : Xilinx Vivado 2015.4 or later tools
    
    If you are using Kintex-7 KC705 Evaluation Platform, you need to change the SiTCP module in the firmware to XC7KSiTCPlib32k.
- FEI4B Single Chip Card
  - Manual FE-I4B_V2.0.pdf
- RJ45/FMC - SLVS/LVDS Conversion Board
  - SLVS <-> LVDS level shiter designed by Ryo Nagai: LVDS2SLVS_Pins.zip
DAQ Software
- SEABAS DAQ for ATLAS Pixel Upgrade
  - source : trunk/multi_chip_FEI4/Software_SEABAS2
  - SiTCP IP Address : Default (192.168.10.16)
Release
- Firmware for VC707 to readout FE-I4B SCC - 2017.06.12 (Sawada.Y)
  - Seabas2VC707_part1_20170615.xpr.zip - corrected to output RunMode command signal.
Notes (日本語暫定簡易版)
- FMC LPCのピン配置は阪大で使用しているテスト用変換基板のピン配置に準拠しています。それ以外の変換基板を利用の際は制約ファイルを編集してピン配置を変更する必要があります。
- 現在、論理合成時のエラーは既知のものです。無視して構いません。どうしても気になる方は修正をお願いします。
- インプリメンテーション時にタイミング違反の警告メッセージが出ますが無視してください。重要でない場所です。
- FEI4B SCCにConfigが通ることまで確認しています。こちらの動作の都合で、FEI4からの受信データをPCへTCPで転送できているかどうかは6/25時点でまだ未確認です(澤田)。

Tips

Text on FPGA training
- prepapration: OFTC_preparation.pdf

Line: 27 to 42

- Takeuchi's memo for electric circuit

Comments

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