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-- Atlasj Silicon - 2019-12-26

Log

prepare and check

26.12.2019

install HSIO2 software into atlaspc14 (CentOS7)

以下を参照

~/work/SiliconMemo/memo/memo_hsio2_CC7.txt
~/work/SiliconMemo/memo/memo_HSIO2_manchesterencode.txt

参照ページ

https://twiki.cern.ch/twiki/bin/view/Atlas/RCEGen3PixelApplication

firewallの解除

$ emacs -nw /etc/sysconfig/selinux
SELINUX=permissive
$ echo 0 >> /etc/selinux/enable
$ systemctrl disable firewalld

software install

$ source /opt/rh/devtoolset-7/enable
$ yum install -y python-paramiko python-scp
$ yum install -y root-physics
$ mkdir -p /opt/AtlasRceSdk
$ cd /opt/AtlasRceSdk
$ wget -O - http://rceprojectportal.web.cern.ch/RceProjectPortal/software/SDK/V0.11.1.tar.gz | sudo tar xfz -
$ cd ~/work/HSIO2_FEI4/pixelrce
$ git clone https://:@gitlab.cern.ch:8443/rce/pixelrce.git
$ cd pixelrce
$ git checkout devel
$ cd rce
$ source scripts/setup-dev.sh
$ ( cd build.rce && make ) && ( cd build.host && make )
$ rsync -rlptDv -e 'ssh -l root' build.rce/{bin,lib} rce0:/root/pixelrce

apply manchester encode

FPGAからHSIO2にコマンドを送る方のsignal clockが40MHzなので，80MHzにして，AC couopleによるsignal heightの減少を抑える．
$ emacs -nw ~/work/HSIO2_FEI4/pixelrce/rce/pixelrce/server/CalibGui.cc
add [ fw.setEncoding(rce,FWRegiseters::MANCHESTER); ] between [ int rce=it->firsts; ] and [ fw.setTriggermask(rce,0);
add [ fw.setEncoding(rce,FWRegiseters::MANCHESTER); ] between [ int rce=it->firsts; ] and [ //Discriminator Delays ]

NOT write firmware

DHCP service ON to apply HSIO2 IP address

$ emacs -nw /etc/dhcp/dhcpd.conf
host dtm50 { option host-name "dtm10"; hardware ethernet 08:00:56:00:44:EE; fixed-address 192.168.1.10 }
( hardware ethernet = MAC address of HSIO2, これで識別している)
設定→ネットワーク（右上の有線設定からでも可）→USB Ethernetの設定→IPv4
手動
address:192.168.1.22, net mask:255.255.255.0, gate way:192.168.1.1
（この接続はネットワーク上のリソースのためだけに使用にチェックを入れたいが，入れると適用ができないので以下のことを行う）
$ nmcli connection modify [eth] ipv4.never-default true（上のところにチェックが入ったことを確認）
ON→OFF→ON
$ systemctrl restart dhcpd.service
$ chkconfig dhcpd on
$ systemctrl status dhcpd.service
$ ping 192.168.1.10
（communicationを簡略化？させるために，HSIO2:192.168.1.10をある名前に紐づける）
$ emacs -nw /etc/hosts
add [ 192.168.1.10 dtm50 rce0 ]
ping rce0

HSIO2を動かしてみよう！

HSIO2のFPGAでserverを立ち上げる

$ ssh rce0 -l root
# source setup.sh
# calibserver

GUIで操作

別のTerminalを開く
$ source ~/daq/rce/scripts/setup-env.sh
$ calibGui

Calibration GUI

Load : KEK132_133_134_141_144
Config Root Dir : /home/atlasj/work/HSIO2_FEI4/FnalPreAtKEK-20191225/rceconf/
Data Dir : /home/atlasj/work/HSIO2_FEI4/FnalPreAtKEK-20191225/data/
chose using FrontEnd at Config Halfstave A ( test KEK112 [quad] and KEK134 [double] and KEK141 [double] )

Hardware setup

results

work only KEK112. NOT work

27.12.2019

memo:manchester encodeについて

readout側(受け手)はclockが160MHz(6.25ns)
command側(送り手)は40MHz(25ns)だとsignal clockにうなりが生じる->80MHz(12.5ns)にすることで改善
※ちなみにcommand側を160MHzにするのは難しい->送り手は丁寧なscriptを作る必要があり、受け手に比べて大変

->KEK141(信号を送る前->送った後:1.79V,0.778->1.79V,1.039A),KEK112(analog:1.5V,0.025A->1.499V,1.062A , didital:1.2V,0.282A->1.2V,0.125A)のFEI4を用いて、

picoscopeでcommand側を確認したところ40MHzだった。

->解決した:新しいsoftwareのGUIにmanchester encodeをON or OFFにするbuttonがあり、それがOFFになっていただけだった。

->picoscopeで確認:80MHzになっているか確認しようとしたが、結果として40MHzのものを区別するのは難しいことがわかった。

　　　　　　　　　というもの40MHzの場合において25nsより大きいclock(山)があるとき、manchester encode機能させると波形の違いがわかるわけだが、

　　　　　　　　　今回の場合だと25nsくらいのclock(山)だったので、周期がずれることの確認が出来ただけだった(0->1,1->0に入れ替わる)。

manchester encodeをonにした場合におけるその他のFEI4

KEK132(信号を送る前->送った後:1.79V,0.782A->1.79V,1.004A),KEK112(analog:1.5V,0.024A->1.499V,1.062A , didital:1.2V,0.241A->1.2V,0.124A)->config通った
KEK134(信号を送る前->送った後:1.79V,0.772A->1.79V,0.998A),KEK112(analog:1.5V,0.023A->1.499V,1.062A , didital:1.2V,0.275A->1.2V,0.124A)->config通った
KEK133(信号を送る前->送った後:1.79V,0.856A->1.79V,1.012A),KEK112(analog:1.5V,0.024A->1.499V,1.063A , didital:1.2V,0.278A->1.2V,0.125A)->config通った
KEK142(信号を送る前->送った後:1.79V,0.817A->1.79V,1.038A),KEK112(analog:1.5V,0.023A->1.499V,1.061A , didital:1.2V,0.275A->1.2V,0.124A)->config通った
KEK144(信号を送る前->送った後:1.79V,0.809A->1.79V,1.061A),KEK112(analog:1.5V,0.024A->1.499V,1.061A , didital:1.2V,0.276A->1.2V,0.124A)->config通った

01/08/2020

FNAL time schedule

TLU関係（勝哉）

TLU board (CBOS)のfirmwareの書き換え
fake triggerを送る
signalの送受信のチェック

trigger関係（勝哉）

現在のMPPCの動作チェック
new board作成 x5
LVDS signalをオシロスコープで確認（100 ohm terminater）
threshold levelの変更

Telescope (FEI4)関係（谷野）

pcとのcommunication
6 moduleすべての動作確認
各moduleのbump剥がれの位置を探す（source scan）
tuning
NIMでbusyなどのsignalを受け取れるかチェック
event buildのチェック（trigger handling, TLUからfake triggerを送る）

DUT (RD53A, quad version)関係（谷野，望月）

event buildのチェック
quad versionに関してはHVとか

LGAD関係（植田，大鳴）

DRS4 (DAQ for LGAD)とPCのcommunication
AMP作成
LGAD (PAD)が本当にsignalを受け取ったかどうかわかるようにする．（Pixelのようにcorrelationで確認することができないため）

1月末までを目処に

ーーーーMEMO－－－－－－

trigger : scintillator MPPC x4 (upx2, downx2)

MPPC work check, new board<-- MPPCだけ取り換え x5 (including spare). CHECK BY ocillorscope LVDS (kind of signal, this is high believed, 100Ohm terminator (between positive and negative) )

apply high vol and low vol <-- RJ45 (LVDS) threshold level change

check threshold level.

CBOS : TLU board instead of TLU box. FPGA board. FPGA board : programable. logical calculate. instead of NIM nodule. AND, OR circuit.

VERTEX5, VERTEX4 on CBOS. TLU adapter board is gaven signals and sent CBOS board. now CMOS signal is converted to ...signal by VERTEX

path : DrawRepository /2FKEK%2FFNALtb%2FTLUadaptercard%2FTLUadaptercard_revB%2FProject%20Outputs%20for%20TLUadaptercard_revB#pdfviewer

TLU data : clock timing , scinti signal.

eventsの同期 →busy signalが保証. しかし，たまにずれていることがある．オンラインモニターで常に確認すｒ必要がある．correlation．

each DAQ system.

FEI4 NIMでbusyやsignalを受け取れるかcheck.

FEI4 x6 module working check, bump剥がれの位置をcheck, FEI4 tuning, test with ALL 6 FEI4.

when auto trigger mode on FPGA, FEI4 sent signal. (trigger handling)

RD53A trigger handling. event counts.