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-- Atlasj Silicon - 2019-12-26

Log

Feb24 2020

beam line外でsetupを組む．module等のテストを行う．

MPPC0がなぜか死亡した．（high current）

raspi 192.168.7.32

atlaspc14 192.168.7.111

atlassi01 192.168.7.121 (old thinkpad laptop)

jtag conflict when one pc connects 2jtag for xpressk7 and seabas

-->one for xpressk7=Lenovo laptop

Feb25

iseg software -->atlaspc9 only

iseg test→ C32 broken?

if use global network we must stop sshd system.

Fan in cooling box voltage -->8V for LGAD wire

feb26

setup at beam line

rd53a scan --> AldoAnalog /DigitalTrim 22->19

prepare and check

Install HSIO2 Software Into atlaspc14 (CentOS7) 26.12.2019

以下を参照

~/work/SiliconMemo/memo/memo_hsio2_CC7.txt
~/work/SiliconMemo/memo/memo_HSIO2_manchesterencode.txt

参照ページ

https://twiki.cern.ch/twiki/bin/view/Atlas/RCEGen3PixelApplication

firewallの解除

$ emacs -nw /etc/sysconfig/selinux
- SELINUX=permissive
$ echo 0 >> /etc/selinux/enable
$ systemctrl disable firewalld

software install

$ source /opt/rh/devtoolset-7/enable
$ yum install -y python-paramiko python-scp
$ yum install -y root-physics
$ mkdir -p /opt/AtlasRceSdk
$ cd /opt/AtlasRceSdk
$ wget -O - http://rceprojectportal.web.cern.ch/RceProjectPortal/software/SDK/V0.11.1.tar.gz | sudo tar xfz -
$ cd ~/work/HSIO2_FEI4/pixelrce
=$ git clone https://:@gitlab.cern.ch:8443/rce/pixelrce.git==
$ cd pixelrce
$ git checkout devel
$ cd rce
$ source scripts/setup-dev.sh
$ ( cd build.rce && make ) && ( cd build.host && make )
$ rsync -rlptDv -e 'ssh -l root' build.rce/{bin,lib} rce0:/root/pixelrce

apply manchester encode

FPGAからHSIO2にコマンドを送る方のsignal clockが40MHzなので，80MHzにして，AC couopleによるsignal heightの減少を抑える．
$ emacs -nw ~/work/HSIO2_FEI4/pixelrce/rce/pixelrce/server/CalibGui.cc
- add [ fw.setEncoding(rce,FWRegiseters::MANCHESTER); ] between [ int rce=it->firsts; ] and [ fw.setTriggermask(rce,0);
- add [ fw.setEncoding(rce,FWRegiseters::MANCHESTER); ] between [ int rce=it->firsts; ] and [ //Discriminator Delays ]

NOT write firmware

DHCP service ON to apply HSIO2 IP address

$ emacs -nw /etc/dhcp/dhcpd.conf
- host dtm50 { option host-name "dtm10"; hardware ethernet 08:00:56:00:44:EE; fixed-address 192.168.1.10 }
- (hardware ethernet = MAC address of HSIO2, これで識別している)
設定→ネットワーク（右上の有線設定からでも可）→USB Ethernetの設定→IPv4
手動
address:192.168.1.22, net mask:255.255.255.0, gate way:192.168.1.1
（この接続はネットワーク上のリソースのためだけに使用にチェックを入れたいが，入れると適用ができないので以下のことを行う）
$ nmcli connection modify [eth] ipv4.never-default true（上のところにチェックが入ったことを確認）
ON→OFF→ON
$ systemctrl restart dhcpd.service
$ chkconfig dhcpd on
$ systemctrl status dhcpd.service
$ ping 192.168.1.10
（communicationを簡略化？させるために，HSIO2:192.168.1.10をある名前に紐づける）
$ emacs -nw /etc/hosts
- add [ 192.168.1.10 dtm50 rce0 ]
$ ping rce0

Time Schedule and To Do List

FNAL time schedule

01/31までに同期試験を終わらせる
02/10に荷物発送

TLU関係（勝哉）

TLU board (Seabas)のfirmwareの書き換え
fake triggerを送る
signalの送受信のチェック

trigger関係（勝哉）

現在のMPPCの動作チェック
new board作成 x5
LVDS signalをオシロスコープで確認（100 ohm terminater）
threshold levelの変更

Telescope (FEI4)関係（谷野）

pcとのcommunication
6 moduleすべての動作確認
各moduleのbump剥がれの位置を探す（source scan）
tuning
NIMでbusyなどのsignalを受け取れるかチェック
event buildのチェック（trigger handling, TLUからfake triggerを送る）

DUT (RD53A, quad version)関係（谷野，望月）

event buildのチェック
quad versionに関してはHVとか

LGAD関係（植田，大鳴）

DRS4 (DAQ for LGAD)とPCのcommunication
AMP作成
LGAD (PAD)が本当にsignalを受け取ったかどうかわかるようにする．（Pixelのようにcorrelationで確認することができないため）

Frame関係（原田）

Frame作成
cablingの仕方など

Cooling system関係（大鳴，植田）

cooling box作成？

1月末までを目処に

Frame / cooling system

frame size : total 2.75m in USA. (in Japan : 3m)

cooling box -> separate option

TLU / Seabas関係

atlaspc9:~/work/FNALtestbeam2019/

install ISE to work Seabas

ISE is like vivado (newer one -> FPGA). ISE is old one.

download Xilinx_ISE_DS_Lin_14.7_1015_1.tar at Xilinx. extend it at /opt/Xilinx/Downloads

$ ./xsetup

ISE Design...

NOT checkbox "cable Driver" （？）

$ source /opt/Xilinx/14.7/ISE_DS/setting64.sh

$ ise

how to compile and write firmware

FermilabTestbeamTop -> FermiLab testbeam information -> FermilabTestbeam2018 -> DAQ Software / Trigger Logic Unit (TLU) -> TLUfirmware -> how to use ISE

Lisenceによる問題でcompileできない→解決

firmwareを焼く

firmwareを焼く際にcable driverのreinstallによる問題→解決（library？)
xcf16pの方はいじらない(cancel)
xc5vlx50の方は，TLU_topを選択（pathを合わせること）

TLU_top

triggerをclockでTLUから出す場合 (dummy trigger)
- line248:For emulationの以下3つuncomment
- line260:For Actual Triggerに含まれるものをすべてcomment out
- line570辺りで，どのNIMからtriggerを送るか書かれている．
NIMCMOSout[0][1]はSeabasのRJ45の隣のLEMO
それ以外はadapter boardのLEMOから出る
書き換えたらcomplile & Firmware焼き

Software関係

edit
- $ emacs -nw /PATH TO SOFTWARE/scripts/setup_SeabusTLU.sh
  - SEABUSDIRのpathを修正
- $ emacs -nw /PATH TO SOFTWARE/bin/startrun
  - DATABASEDIR，XpressK7dir，XpressK7FILE，HSIO2DIRを修正
  - （TLUのrun#，XpressK7のrun#などがわかるようにするだけ）
dummy triggerを送る場合
- $ source /PATH TO SOFTWARE/scripts/setup_SeabusTLU.sh
- $ ./trigenable
- NIMCMOS0,1に該当するLEMOからsignalが出ているか確認

MPPC関係

従来のMPPCの生存確認

（去年のLogによると，3と4は死亡，0と2は生存）

setup

Low Voltage : 5V(0.068uA) / -5V(0.048uA)
High Voltage : -55V(1uA) ; keithley2410
check signal from LEMO by ocsilloscope (picosope)

test result

MPPC0 : 2.76V(0.1uA) / -5V(0.014uA), -56V(1uA), high LV current
MPPC1 : 5V() / -5V(), -56V(1uA), NO signal
MPPC2 : 5V(0.068uA) / -5V(0.048uA), -55V(1uA), ALIVE
MPPC3 : 1.02V(0.1uA) / -5V(0.009uA), -58V(), high LV current
MPPC4 : 1.24V(0.1uA) / -5V(0.009uA), ---V(---), high LV current

make new board and check signal

Drawing Repository -> KEK -> SciMPPCtrigger -> MPPCReadOut _v5 -> MPPCReadOut _revC.pdf ( https://cernbox.cern.ch/index.php/s/MiwFjlIDetdQ8BC?path=%2FKEK%2FSciMPPCtrigger%2FMPPCReadOut_v5#pdfviewer)
remove MPPC from old board and attach on new board if the board does not work.
check raw signals from MPPC at H1&H2 when apply HV(-55V). (attach capacitor and resistor)
- raw signals : raise with a few mV, they are in same time, reverse signal.
- base line of raw signal (minus amplitude) should be higher than another. base line is related to DAC/P1 resistance.
check signals from comparator (LM360) at H3
- apply LV(+/- 5V)
- signal from comp1 and from comp2 rise in same time.
- pulse hights : ~400mV
check signal from AND on pad2 of MV1.
- if you can not apply LV with +/-5V when attach AND IC, the IC would be broken.
- pulse hight : ~200mV
check TTL signal from MV1 at R30,31
- pulse hight : ~400mV
- 0.6 us
check LVDS signal at DS1 pad7,8
check final signal at LEMO
- pulse hight : -550mV
- 0.6 us
- attach 50 Ohm terminator
signal
前回死亡したMPPCは，ANDのところが壊れたことが原因？
- FermiにICをいくつか持っていく
MPPCを5つ作成（予備を含む）

threshold Level

-->see daccontrl at software

HSIO2 Operation

HSIO2のFPGAでserverを立ち上げる

$ ssh rce0 -l root
# source setup.sh
# calibserver

GUIで操作

別のTerminalを開く
$ source ~/daq/rce/scripts/setup-env.sh
$ calibGui

Calibration GUI

Load : KEK132_133_134_141_144
Config Root Dir : /home/atlasj/work/HSIO2_FEI4/FnalPreAtKEK-20191225/rceconf/
Data Dir : /home/atlasj/work/HSIO2_FEI4/FnalPreAtKEK-20191225/data/
chose using FrontEnd at Config Halfstave A ( test KEK112 [quad] and KEK134 [double] and KEK141 [double] )

Telescope

memo:manchester encodeについて

readout側(受け手)はclockが160MHz(6.25ns)
command側(送り手)は40MHz(25ns)だとsignal clockにうなりが生じる->80MHz(12.5ns)にすることで改善
※ちなみにcommand側を160MHzにするのは難しい->送り手は丁寧なscriptを作る必要があり、受け手に比べて大変

->KEK141(信号を送る前->送った後:1.79V,0.778->1.79V,1.039A),KEK112(analog:1.5V,0.025A->1.499V,1.062A , didital:1.2V,0.282A->1.2V,0.125A)のFEI4を用いて、

picoscopeでcommand側を確認したところ40MHzだった。

->解決した:新しいsoftwareのGUIにmanchester encodeをON or OFFにするbuttonがあり、それがOFFになっていただけだった。

->picoscopeで確認:80MHzになっているか確認しようとしたが、結果として40MHzのものを区別するのは難しいことがわかった。

　　　　　　　　　というもの40MHzの場合において25nsより大きいclock(山)があるとき、manchester encode機能させると波形の違いがわかるわけだが、

　　　　　　　　　今回の場合だと25nsくらいのclock(山)だったので、周期がずれることの確認が出来ただけだった(0->1,1->0に入れ替わる)。

--MEMO--

often occur "core dump". this is because there are a lot of noise of the FEI4. if it do, you should short HV GND and LV GND, which attach jumper pin at "PHV" header pin.

manchester encodeをonにした場合におけるその他のFEI4

KEK132(信号を送る前->送った後:1.79V,0.782A->1.79V,1.004A),KEK112(analog:1.5V,0.024A->1.499V,1.062A , didital:1.2V,0.241A->1.2V,0.124A)->config通った
KEK134(信号を送る前->送った後:1.79V,0.772A->1.79V,0.998A),KEK112(analog:1.5V,0.023A->1.499V,1.062A , didital:1.2V,0.275A->1.2V,0.124A)->config通った
KEK133(信号を送る前->送った後:1.79V,0.856A->1.79V,1.012A),KEK112(analog:1.5V,0.024A->1.499V,1.063A , didital:1.2V,0.278A->1.2V,0.125A)->config通った
KEK142(信号を送る前->送った後:1.79V,0.817A->1.79V,1.038A),KEK112(analog:1.5V,0.023A->1.499V,1.061A , didital:1.2V,0.275A->1.2V,0.124A)->config通った
KEK144(信号を送る前->送った後:1.79V,0.809A->1.79V,1.061A),KEK112(analog:1.5V,0.024A->1.499V,1.061A , didital:1.2V,0.276A->1.2V,0.124A)->config通った

LV via emulator

C2_0 -> KEK144, C2_1 -> KEK142
LV : 2.0V / 2.4A
pass config of 2 modules.

Source Scan Test to Decide Position

the FEI4s have bump peel, so we need to check where we use of each FEI4.

we use 1st chips? of all FEI4 because 2nd chips? have wide bump peeling.

KEK1?? -> all over peeling??? can not see signal from checking source for any time. (HV and LV applied properly)

同期試験（01/31/2020~）

setup about hardware

Trigger signal

Telescope :: Seabas CMOSout8(LEMO) -> HSIO2 "1, J21"(LEMO)
LGAD :: Seabas NIMout(LEMO) -> DRS4 "TR0"()
RD53A :: Seabas RJ45_0(RJ45) -> YARR "portD" via RJ45toDisplayPortAdapterBoard
MPPC :: Seabas MPPCctrl1(RJ45) <- MPPC "RJ45"

Busy signal

Telescope :: Seabas CMOSout8(LEMO) <- HSIO2 "4, J24"(LEMO)
LGAD :: Seabas ??? <- DRS4 "GPO"
RD53A :: same trigger signal system.

TLU (Seabas)

send dummy trigger to each DAQ systems except for MPPC.

MPPC

temporary edit TLU_top : LVCOMSout[0] = dout[0]; //MPPC0 (line568 in PicoscopeA)

RJ45 on MPPC --- RJ45(MPPCctrl1) on TLUadaputer (not use LEMO on MPPC)

apply LV(+/-5V) and HV(-55V) to MPPC, and put Sr(90) on MPPC.

check signal from CMOSout0 (TLUadapter) by picoscope.

memo

dout[0] is a pin of MPPCctrl1 RJ45 and is "p" LVDS signal from MPPC1.
dout[1] is a pin of MPPCctrl1 RJ45 and is "n" LVDS signal from MPPC1.
the LVDS signals is changed to CMOS at FPGA on Seabas.

Telescope

HSIO2 Operation

$ ssh rce0 -l root
# source setup.sh
# calibserver
open other terminal
$ source ~/daq/rce/scripts/setup-env.sh
$ calibGui
chose correct configs. analog scan.
check Key #

Cosmic Gui to check event build

close this terminal. open other terminal
$ cd /PATH TO HSIO2 CONFIG/ (/home/atlasj/work/FNALtestbeam/HSIO2_FEI4/FnalPreAtKEK-20191225/rceconf/configs)
$ cosmicGui -i 192.168.1.22 (HSIO2 IP)
Tab -> config DUT 1-16
- check box using Front End
Tab -> main
- load config and fill Key #
- check box of "Use Manchester Encoding"
- File Format -> "Raw" and "ROOT"
- Trigger Sources -> "HSIO2 Ext1", Logic -> "AND",
- Hitbus Chips -> TA Logic -> "OR"
Start Run

XpressK7

use software : /home/atlasj/work/FNALtestbeam2020/XpressK7/Yarr-20200117

communication with PC and XpressK7 -> $ ./bin/specBenchmarkDma

exttrigger scan -> ./bin/scanConsole -r configs/controller/specCfgFnal.json -c configs/connectivity/example_rd53a_setup.json -s configs/scans/rd53a/fnal_exttrigger.json -m 0/1 -p

data : data/00xxxx_fnal_exttrigger/JohnDoe_0_data.raw

plotting data : $ ./plotting/read_rawData data/00xxxx_fnal_exttrigger/JohnDoe_0_data.raw

LGAD

$ wavedump -> s -> shift + p
busy 信号
/home/atlasj/work/LGAD/DRS4/wavedump-3.10.0/src/WaveDup.cに
CAEN=CAENComm_Write32(handle, 0x8000, 805312784);GPOにbusyを入れる
CAEN=CAENComm_Write32(handle, 0x8110, 3);GPOから信号を出す
を追加
wavedump起動時にregisterを書き換えてくれるようにした
->trgger信号から約200us幅のNIM信号を確認
接続メモについて　 flashADC→3段目→fermi(amp種類)（予定）
ch1→J1→J1(16ch)ch2→J2→J2(16ch) ch3→J3→J3(16ch) ch4→J4→J4(16ch) ch6→J6→J6(16ch) ch7→J7→J7(16ch) ch8→J8→J8(16ch) ch9→J9→J9(16ch) ch10→J10→J10(16ch) ch11→J11→J11(16ch) ch12→J12→J12(16ch) ch13→J13→J13(16ch) ch14→J14→J14(16ch) ch15→J15→J15(16ch) ch16→J16→J16(16ch) ch17→→J1(4ch) ch18→→J2(4ch) ch19→→J3(4ch) にする
←32chのADCが使えるそうで余裕をもって使えるので、実装していない16chアンプの5chと4chアンプの4chを飛ばして配線すると分かりやすいかと
fermiの16ch ampの方と3段目のチャンネルの順番が少し違うので配線時に注意（3段目は表がJ1.3.5.7.9.11.13.15と並んでいるが、fermiの16chは1.3.5.7.10.12.14.16と並んでいる）

02/27/2020

LGADケーブルが2本短かったので、来年は長めのやつがあると便利です。

Comments

ーーーーMEMO－－－－－－

trigger : scintillator MPPC x4 (upx2, downx2)

MPPC work check, new board<-- MPPCだけ取り換え x5 (including spare). CHECK BY ocillorscope LVDS (kind of signal, this is high believed, 100Ohm terminator (between positive and negative) )

apply high vol and low vol <-- RJ45 (LVDS) threshold level change

check threshold level.

CBOS : TLU board instead of TLU box. FPGA board. FPGA board : programable. logical calculate. instead of NIM nodule. AND, OR circuit.

VERTEX5, VERTEX4 on CBOS. TLU adapter board is gaven signals and sent CBOS board. now CMOS signal is converted to ...signal by VERTEX

path : DrawRepository /2FKEK%2FFNALtb%2FTLUadaptercard%2FTLUadaptercard_revB%2FProject%20Outputs%20for%20TLUadaptercard_revB#pdfviewer

TLU data : clock timing , scinti signal.

eventsの同期 →busy signalが保証. しかし，たまにずれていることがある．オンラインモニターで常に確認すｒ必要がある．correlation．

each DAQ system.

FEI4 NIMでbusyやsignalを受け取れるかcheck.

FEI4 x6 module working check, bump剥がれの位置をcheck, FEI4 tuning, test with ALL 6 FEI4.

when auto trigger mode on FPGA, FEI4 sent signal. (trigger handling)

RD53A trigger handling. event counts.